인공지능(AI) 서버의 핵심 부품인 AI 가속기를 평가하는 기준은 이제 연산 성능에 머무르지 않는다. 성능을 끌어올릴수록 발열이 늘고 전력 소모도 커지기 때문에 ‘전성비’(전력 소모량 대비 성능)가 높은 반도체를 개발하는 게 새로운 ‘게임의 법칙’이 됐기 때문이다.
송재혁 삼성전자 반도체(DS)부문 최고기술책임자(CTO·사장)가 11일 AI 가속기의 핵심 반도체인 고대역폭메모리(HBM)와 관련해 커스텀(고객사 맞춤형) HBM, zHBM, 실리콘 포토닉스(CPO) 등 기존의 틀을 깨는 신기술·제품을 들고나온 이유가 여기에 있다. 메모리와 파운드리, 패키징 사업을 모두 아우르는 제조 역량을 총동원해 AI 시대에 최적화된 새로운 반도체 해법을 보여주겠다는 것이다.
◇ 연산하는 HBM 개발
송 사장은 이날 서울 삼성동 코엑스에서 열린 ‘세미콘코리아 2026’에서 올 하반기 시장의 간판이 될 HBM4에 자신감을 드러냈다. 이 칩의 가장 아랫단에 배치돼 두뇌 역할을 하는 베이스 다이는 삼성전자 파운드리 사업부의 4나노미터(㎚·1㎚=10억분의 1m) 공정으로 만들었다. 그는 “베이스 다이 성능을 개선한 덕분에 HBM4의 전력 효율성이 전작인 5세대(HBM3E) 제품보다 두 배 높아졌다”고 설명했다.차세대 제품으로 주목받는 커스텀 HBM(cHBM) 개발 방향도 언급했다. 커스텀 HBM은 고객사가 제시한 조건대로 제작한 HBM을 말한다. 이 칩 역시 베이스 다이를 더욱 똑똑하게 만드는 게 핵심이다. 정보 기억장치 역할만 하는 것에서 벗어나 직접 연산하고 정보를 선별하면서 데이터 병목 현상을 최소화하겠다는 것이다. 그래픽처리장치(GPU)와 HBM 간 연결 통로도 고객사가 원하면 길이를 더 짧게 만들 수 있다. 송 사장은 “기존 제품보다 GPU와 HBM 사이 거리를 60% 줄여 전력당 정보 처리 성능이 2.8배 올라갔다”고 강조했다.
◇ GPU 위에 HBM 배치
HBM은 D램 여러 개를 수직으로 쌓아 올린 반도체다. 이 칩들을 나노미터 단위의 오차 범위에서 정교하게 쌓는 작업을 ‘패키징’이라고 한다. 그는 발표에서 이런 패키징 기술을 고도화한 zHBM을 소개했다. 지금까지는 HBM을 AI 데이터를 연산하는 GPU 옆에 배치했지만, zHBM은 GPU에 HBM을 올리는 것이 포인트다. GPU와 HBM 간 거리가 가까워져 병목 현상이 줄고, 칩 크기도 작아진다. zHBM의 데이터 전송 속도는 HBM4보다 네 배 빠르다. 반면 동작에 필요한 전력은 4분의 1이나 아낄 수 있다고 송 사장은 설명했다.칩과 칩을 가교(범프) 없이 곧바로 이어 붙이는 하이브리드 본딩 패키징 공정을 활용한 16단 이상 HBM 개발에도 들어갔다. 기존 결합 방식인 열압착(TC) 본딩을 활용할 때보다 열 저항을 20% 가까이 줄일 수 있는 게 특징이다.
그는 세계 파운드리(반도체 수탁생산) 1위 TSMC가 주름잡고 있는 실리콘 포토닉스 기술 소개에도 시간을 할애했다. CPO는 전기 신호를 빛으로 바꿔 전달하는 기술인데, 반도체 기판 위에 빛 소자를 올리는 패키징 기술 난도가 높은 것으로 알려졌다. 송 사장은 “기존 전기 회로 방식보다 전력 효율과 정보 이동 속도가 세 배 올라간 것을 확인했다”고 말했다.
◇ VS D램, BV 낸드도 공개
칩 속에 있는 나노미터 단위의 기억 장치를 쌓는 기술도 주목받았다. 그는 D램 기억 소자를 평면이 아니라 아파트처럼 쌓는 ‘수직적층(VS) D램’, 기억 소자부와 페리(주변 회로)를 따로 만들어 하이브리드 본딩으로 결합하는 ‘BV(본딩버티컬) 낸드’도 소개했다.파운드리 공정에서 3㎚ 공정으로 만든 게이트올어라운드(GAA) 소자를 수직으로 쌓아 올린 ‘3DSFET’도 주목할 만한 신기술로 평가됐다. 이렇게 하면 평면에 모든 GAA 소자를 놓을 때보다 면적을 최대 32% 줄일 수 있다.
송 사장은 “D램, 낸드, 로직 반도체, 패키징 등 삼성의 모든 사업 분야에서 다양한 시너지가 나고 있다”며 “이런 시너지를 최대한 효율적으로 활용해 AI 시장이 요구하는 기능을 확보할 것”이라고 강조했다.
강해령/김채연 기자 hr.kang@hankyung.com
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